-- Copyright 1986-2022 Xilinx, Inc. All Rights Reserved.
-- Copyright 2022-2025 Advanced Micro Devices, Inc. All Rights Reserved.
-- --------------------------------------------------------------------------------
-- Tool Version: Vivado v.2025.1 (lin64) Build 6140274 Wed May 21 22:58:25 MDT 2025
-- Date        : Wed Jun 25 18:12:03 2025
-- Host        : xcoapps73 running 64-bit Red Hat Enterprise Linux release 8.10 (Ootpa)
-- Command     : write_vhdl -force -mode synth_stub
--               /group/bcapps/gpocklas/github/Revision_Control/Check_In_Generated_Outputs/sources/vivado_prj_xci_bd/vivado_prj_xci_bd.gen/sources_1/ip/axis_vio_pl_master_to_ddr/axis_vio_pl_master_to_ddr_stub.vhdl
-- Design      : axis_vio_pl_master_to_ddr
-- Purpose     : Stub declaration of top-level module interface
-- Device      : xcvc1902-vsva2197-2MP-e-S
-- --------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity axis_vio_pl_master_to_ddr is
  Port ( 
    probe_in0 : in STD_LOGIC_VECTOR ( 1 downto 0 );
    probe_out0 : out STD_LOGIC_VECTOR ( 1 downto 0 );
    clk : in STD_LOGIC
  );

  attribute CHECK_LICENSE_TYPE : string;
  attribute CHECK_LICENSE_TYPE of axis_vio_pl_master_to_ddr : entity is "axis_vio_pl_master_to_ddr,axis_vio_v1_0_14_vio,{}";
  attribute CORE_GENERATION_INFO : string;
  attribute CORE_GENERATION_INFO of axis_vio_pl_master_to_ddr : entity is "axis_vio_pl_master_to_ddr,axis_vio_v1_0_14_vio,{x_ipProduct=Vivado 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  attribute DowngradeIPIdentifiedWarnings : string;
  attribute DowngradeIPIdentifiedWarnings of axis_vio_pl_master_to_ddr : entity is "yes";
end axis_vio_pl_master_to_ddr;

architecture stub of axis_vio_pl_master_to_ddr is
  attribute syn_black_box : boolean;
  attribute black_box_pad_pin : string;
  attribute syn_black_box of stub : architecture is true;
  attribute black_box_pad_pin of stub : architecture is "probe_in0[1:0],probe_out0[1:0],clk";
  attribute X_INTERFACE_INFO : string;
  attribute X_INTERFACE_INFO of clk : signal is "xilinx.com:signal:clock:1.0 clk CLK";
  attribute X_INTERFACE_MODE : string;
  attribute X_INTERFACE_MODE of clk : signal is "slave";
  attribute X_INTERFACE_PARAMETER : string;
  attribute X_INTERFACE_PARAMETER of clk : signal is "XIL_INTERFACENAME clk, FREQ_HZ 100000000, FREQ_TOLERANCE_HZ 0, PHASE 0.0, INSERT_VIP 0";
  attribute X_CORE_INFO : string;
  attribute X_CORE_INFO of stub : architecture is "axis_vio_v1_0_14_vio,Vivado 2025.1";
  attribute DEBUG_CORE_INFO : string;
  attribute DEBUG_CORE_INFO of stub : architecture is "axis_vio_pl_master_to_ddr,axis_vio_v1_0_14_vio,{x_ipProduct=Vivado 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